程序： module time_delay_reg(in,
                      clk  ,reset ,out
           );
  input[11:0] in;
   input clk,reset;
  output[11:0] out;
   
  reg[11:0] out;
  always@(posedge clk)
  if(reset)
      out<=12'b0;
   else 
      out<=in;
   endmodule 用这个程序仿真出现的结果竟然不对，输入的12位数据是随机产生的，仿真结果的截图放在附件了。 本人新手，求高人解答。
此帖出自小平头技术问答