后仿真的结果不对，求解！

2019-03-25 10:25发布

站内问答 / FPGA
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程序： module time_delay_reg(in,
                      clk  ,reset ,out
           );
  input[11:0] in;
   input clk,reset;
  output[11:0] out;
   
  reg[11:0] out;
  always@(posedge clk)
  if(reset)
      out<=12'b0;
   else 
      out<=in;
   endmodule 用这个程序仿真出现的结果竟然不对，输入的12位数据是随机产生的，仿真结果的截图放在附件了。 本人新手，求高人解答。
此帖出自小平头技术问答
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12条回答
qd0090
2019-03-27 04:06

我用最简单的方式回答一下吧。
下面是2个DFF的串联，假设A的初值是１，B的初值是０

假设ＤＦＦ都是上升沿触发的，

由于１．ＤＦＦ是沿触发　２．ＤＦＦ是需要一定的响应时间　３．ＦＰＧＡ中ｃｌｏｃｋ　ｔｒｅｅ可以保证在其中的所有ＤＦＦ的时钟上升沿同时到达。

所以得出结论：当第一个时钟上升沿来临时，此时Ａ从１＝》０，Ｂ从０＝》１

当第二个时钟升沿来临时，此时Ａ保持０，Ｂ从１＝》０．

目前你可以简单理解为：在第一个时钟上升沿来临时，Ａ还没有来得及改变，所以Ｂ看到的是１，而且是一个“稳定”的１．

 

这里要注意，Ａ是ＦＰＧＡ内部的信号，它是与时钟同步，而且一定是延迟与时钟上升沿的（原因如上）

 

 

 

你的问题在于，将Ａ从ＦＰＧＡ内部拿到了ＦＰＧＡ外部，无法保证Ａ是在时钟上升沿后变化的。

 

 

[ 本帖最后由 qd0090 于 2011-4-25 21:17 编辑 ]

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