用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。

2019-03-25 10:28发布

站内问答 / FPGA
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基于EP7128SLC84-15，用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。
有高手指导下我么？可以加我Q1364314209，谢谢。 此帖出自小平头技术问答
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5条回答
x15935789
2019-03-26 00:15
我的意思就是怎么完成这个阿，具体就是那段VHDL语言怎么写，其实我也不是很懂的。。

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