来看看这个语句

2019-03-25 10:29发布

站内问答 / FPGA
3779 8 1648
always @ ( posedge CLK or negedge RST )
if(!RST)  count <= 13'd0;
else if(count == 13'd5208)  count <= 13'd0;
else if(Count_sig)         count <= count + 1'b1;
我把第三条语句和第四条语句位置对换，会产生不同的结果，
不知道是为什么？ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
xieqiang
2019-03-25 13:45
这个问题咱还可以深入讨论讨论，我从来没意识到有这个问题

一周热门 更多>

相关问题