2019-03-25 10:31发布
再请教一个问题：
当我使用DCM产生一个时钟信号时，我即把它当成我FPGA内部某一个模块的CLK，又把它输出到外边，作为板子上其他器件的时钟。此时会出现如下warning
WARNING:Route:455 - CLK Net:clkin_ibufg_out_OBUF may have excessive skew because 1 CLK pins and 1 NON_CLK pins failed to route using a CLK template.
请问这会有问题么？
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{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 qd0090 的问题《关于xilinx的DCM》','https://www.xiaopingtou.net/q-16151.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
再请教一个问题：
当我使用DCM产生一个时钟信号时，我即把它当成我FPGA内部某一个模块的CLK，又把它输出到外边，作为板子上其他器件的时钟。此时会出现如下warning
WARNING:Route:455 - CLK Net:clkin_ibufg_out_OBUF may have excessive skew because 1 CLK pins and 1 NON_CLK pins failed to route using a CLK template.
请问这会有问题么？
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