Altera的时序约束问题

2019-03-25 10:32发布

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有一个62.5Mhz的时钟clk_62M，我用语句 assign  clk_62M_inv = ~clk_62M;生成一个反向时钟。
时钟clk_62M和clk_62M_inv的周期是16ns,我希望把这两个时钟的上升沿的时间约束在7.5-8.5ns之间？
该如何写约束呢？我用的是Altera的TimeQuest。谢谢 此帖出自小平头技术问答
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8条回答
lixinsir
2019-03-25 23:51
在sdc的handbook 里有介绍，大概看下应该可以很好的解决！

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