呵呵，小弟接触FPGA不到半年的时间，学习的过程也是断断续续来的（已经工作了，学习的时间没有那么充裕），最近遇到一个比较郁闷的问题，想请教坛里的大侠们～        我们公司有一个模块是前人做好的，里面有一个FPGA的功能块，用的软件是maxplus10.0，里面基本都是图形界面，现在我想用verilog来重写一遍，一来想锻炼一下自己，二来如果将来调试成功了，还方便将来的同事来维护这个模块。可是在真正做的时候却遇到一个问题，那就是不知道如何将那些用图形表示的功能块用语言表示出来，我知道这些功能块都是quartus里的固定的功能块，但是我查不到他的verilog语言来描述的，貌似只有vhdl语言来写的，我又不懂vhdl，真是头疼的不行。        想请问各位，我有什么办法处理难关呢？谁有过这样的经验，麻烦传授下～ 此帖出自小平头技术问答