如何用VHDL设计一个延时器

2019-03-25 10:34发布

站内问答 / FPGA
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输入是一些随机产生的信号，要求所有的这些输入信号在延时100个时钟周期后循序输出。请问这个该如何设计？输入信号的顺序已经给定！！！！！！！！！！！     此帖出自小平头技术问答
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4条回答
mr.king
2019-03-25 18:50
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