其中input clk output gclk,clk_div output IP0,IP1,IP2,IP3   gclk,clk_div为基准频率的分频输出 要求在clk_div的上升沿，IP0,IP1,IP2,IP3延迟相应数量的clk周期，产生和clk_div相同的波形，我这个波形是用 assign  #(T,0,100) IP1 = clk_div;
assign  #(2*T,0,100) IP2 = clk_div;
assign  #(3*T,0,100) IP3 = clk_div; 语句产生的，但是在quartus中无法综合。 如果采用计数的形式，可以生成阶梯波形，但是各个IP的下降沿不能和clk_div一致，要延时一个T， 原因主要是，块语句是以always @ (posedge clk) 为基准，但要在clk_div的上升沿计数，而计数周期又和clk的 相等，不知道这个问题如何解决？ 此帖出自小平头技术问答