这个VHDL的信号赋初值语句怎么理解？-仙猫的回答

这个VHDL的信号赋初值语句怎么理解？

2019-03-25 10:37发布

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signal abc: std_logic_vector(5 downto 0):=(others=>'0');
困扰很久，一直不明白。
哪位大侠能给详解一下？谢谢！此帖出自小平头技术问答

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4条回答

2019-03-25 18:27

　<= (others => '0');

　:= (others => '0');

置全'0'，类似的还有只全'1'，置全高阻如下：

　<= (others => '1');

　:= (others => '1');

　<= (others => 'Z');

　:= (others => 'Z');