这个VHDL的信号赋初值语句怎么理解？

2019-03-25 10:37发布

站内问答 / FPGA
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signal abc: std_logic_vector(5 downto 0):=(others=>'0');
困扰很久，一直不明白。
哪位大侠能给详解一下？谢谢！ 此帖出自小平头技术问答
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4条回答
Sea_eeworld
2019-03-25 21:02
就是将每位都赋‘0’

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