synplify+ise在FPGA上做硬件仿真 遇到一个十分诡异的问题

2019-03-25 10:38发布

站内问答 / FPGA
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现在有一个设计用ncverilog做simulation没有问题
用synplify+ise在FPGA上做硬件仿真出错
用chipscope抓了信号碰到一个奇怪的现象:从出错的数据分析程序进了一个不应该进的if语句,但是从抓的信号来看这个if语句的选择信号是正常的.不知道怎么会进入到这个if语句中去的。
感觉是synplify综合出的问题。
有没有哪位大虾遇到过这种问题?真是太诡异了. 此帖出自小平头技术问答
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1条回答
eeleader
2019-03-25 18:10
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还是程序设计写的不够健壮！！！！！！！！！！！！！！！！！！！

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