6个二进制数据中取3个相同的，用verilog怎么实现？

2019-03-25 10:40发布

站内问答 / FPGA
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如题，请各位大侠们看看，谢谢了。
PS：刚刚工作，菜鸟级的水平！唉 此帖出自小平头技术问答
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4条回答
二十七划
2019-03-25 21:04
不是，具体是这样的：在RS232串行通信中，采样时钟频率是波特率的3倍，要求是在时钟上升沿和下降沿都要采样，所以在一个数据位采样得到的采样值有6个，要在这6个值中取3个相同的。目前采样的代码我都写好了，就是差这个。
谢谢斑竹！

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