当有需要上升沿触发要怎么处理

2019-03-25 10:41发布

站内问答 / FPGA
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设全局时钟是clock（为20mhz），现在接受到输入信号in_pulse（这个信号大概持续高电平500ns），当检测到in_pulse的上升沿时，我延时1us开始产生波形，求救各位大侠们，我在全局时钟下该怎么检测这个输入信号呢，用什么语句，十万火急，谢谢各位。 此帖出自小平头技术问答
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1条回答
ming1005
2019-03-25 15:30
< / 检测边沿可以用移位寄存器,如果是01说明是下降沿,如果是10说明是上升沿,自己分析下说的太明白就没有意思了

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