Debussy编译出现问题,为什么????

2019-03-25 10:43发布

有个模块Debussy编译老是会出现问题,
  illegal output port on inst .. port ..,其中..是模块名称和模块端口。
  但是感觉自己没有什么错误,不知道怎么搞的?
   自己也是设置的verilog2001的。其他真的没有想出来。
此帖出自小平头技术问答
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1条回答
eeleader-mcu
2019-03-25 17:53
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这个我无法帮你解决,需要出示代码。或则你在MODESIM 上仿真,也是解决问题之道。

 

或在QUARUS II 或ISE 上的自带综合器上编译,看提示问题报告!!!!!!!!!!!!!

然后分析!!!!!!!!!

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