用计数器的输出做分频，怎样最小化时钟扭斜？

2019-03-25 10:44发布

站内问答 / FPGA
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由于系统时钟是50M的，想得到如1K的低速时钟给其它模块，所以写了计数器分频。但综合时总提示：
Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
这个问题怎么解决呢？   等待答疑！！！！！！！！！！！！！ 此帖出自小平头技术问答
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2条回答
eeleader-mcu
2019-03-25 14:57
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从上面的告警信息显示：你用分频的1K 时钟去驱动其他D触发器电路，所用提示你用门控时钟驱动。

建议你用全局时钟作为D触发器的驱动，然后用分频时钟作为使能信号控制电路使能

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