FPGA内信号等长,怎么加约束?

2019-03-25 10:44发布

有一组输入信号,我希望从IPAD到第一级寄存器之间的延时尽可能一致。

请问该怎么加约束?   方法如下: 作为输入信号,可以使用PAD内的REG,这样延迟就相差无几了。
也可以尝试设置max delay/min delay约束. 此帖出自小平头技术问答
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1条回答
eeleader-mcu
2019-03-25 21:00
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这个要求提得有点高,只能尽可能满足。可以设置你的综合软件,通过分析布线延迟路径,满足你的要求。其实主要的建议你修改的你控制设计,如果你的控制要求这么高,这点延迟都不能容忍,我感觉设计还是有点不好的。

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