遇到了一个奇怪的问题，请高手们指教。

2019-03-25 10:45发布

站内问答 / FPGA
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最近在调试一段程序，发现怎么调都不正确，然后一量时钟，发现晶振的振幅下降到了1V（正常是4V左右）
换一个程序，发现就正常了。
另外，我的管脚配置是没有问题的。

还有，我将一个信号在两个端口输出，类似于：
out_1<=S_1;
out_2<=S_2;
却发现能测倒out_1却测不到out2_2;

觉得问题都很蹊跷，不合常理，呵呵。

我现在怀疑是ise设置的问题，各位有没有遇到过相同的问题？
请指教！ 此帖出自小平头技术问答
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1条回答
eeleader-mcu
2019-03-25 16:45
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对于楼主的问题：个人思考如下：

  1。 楼主的时钟管脚可能不是用全局时钟专用管脚，而且楼主用时钟驱动的D触发器资源很多，造成时钟的负载很大。

  2。 楼主同一个信号驱动两个关键这样表达方法，从原理上一点问题都没有。如果出现问题，只能怀疑你的硬件可能有问题了

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