FPGA 异步FIFO的问题

2019-03-25 10:47发布

最近要用到异步FIFO,谁有过这方面的经验?我的数据时间是40M和80M,主要是读写空满标准哪里不是很明白! 此帖出自小平头技术问答
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9条回答
cscl
2019-03-25 22:05
为保证数据的正确写入和读出,不发生写满和读空操作,怎样判断空/满标志位的产生就成为异步 FIFO设计的核心问题。异步FIFO是环形存储的,当读写地址指针相等时,意味着空标志位或者满标志位的产生。但是却不能确定是写满还是读空状态。为解决这一问题,本文将转换为格雷码后的读写地址指针分别经过检测和计数器。每当读写指针遍历一圈(当读写地址指针指向双端口RAM的最后一个地址)时,写计数i加1,读计数j加1。这样写满状态和读空状态的判断就需要同时满足两个条件。下面分别给出写满和读空状态的判断。   ①写满状态的判别:当读地址指针等于写地址指针,并且i>j时,产生满标志。   ②读空状态的判别:当写地址指针等于读地址指针,并且i=j时,产生空标志。

lz的读时钟频率大于写时钟频率,就有可能出现读空的情况

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