一个异步reset信号从resetn_pad输入到一个rstgen模块进行同步化，输出为rstout,
rstout为sys_clk的同步信号.

但是同步之前的异步reset信号fanout到rstgen模块里面6个DFF的异步RN端，
resetn_pad fanout_marker---------:
rst0/r_reg[4]/RN sys_clk   
rst0/r_reg[2]/RN sys_clk   
rst0/r_reg[0]/RN sys_clk
rst0/rstoutl_reg/RN sys_clk   
rst0/r_reg[3]/RN sys_clk
rst0/r_reg[1]/RN sys_clk

请问这个异步的reset信号怎么约束啊？
其实如果reset信号如果是完全异步的话，这6个DFF/RN上的removal/recovery肯定是不能满足的？


Warning: There are 2 ports with no clock-relative input delay specified.
Since the variable 'timing_input_port_default_clock' is 'true',
a default input port clock will be assumed for these ports.

Ports
------------------------------------------------------------
pci_rst
resetn_pad 此帖出自小平头技术问答