Altera 时钟问题 PLL和直接使用的信号质量差别

2019-03-25 10:54发布

站内问答 / FPGA
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现在需要用FPGA产生一个时钟，我现在的做法是直接在代码里 assign clk_out=clk 也就是把PIN_28的时钟直接引到需要的I/O PIN上了，这样我在那个I/O PIN上 测得的是20MHz，但已经不是方波了，是个类似正弦曲线的波，上升沿时间 和下降沿时间都需要30nS左右，20MHz的时候周期就只有50nS。
1. 如果现在我用PLL实现20M的时钟输出，输入PLL的时钟是PIN_28，    输出时那些Dedicated PIN？
2. 这样做是否会提高时钟的质量，也就是上升和下降的时间是否会减小？
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4条回答
walkerinsky
2019-03-25 17:03
< / 测得的是20MHz，但已经不是方波了，是个类似正弦曲线的波,我觉得跟你CLOCK 的LOAD有关系，后面的电路 估计是一个等效20~30M带宽的滤波器，当然也有可能是你的FPGA引起的。用PLL的话，不推荐使用assign clk_out=clk输出，推荐用40M时钟对DFF进行01翻转输出，或者用DDR形式。

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