FPGA

FPGA入门之我见

2020-01-26 17:27发布

站内问答 / FPGA
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1.写在前面
很早就想写这么篇短文，和大家交流学习的些许经验和心得。但一直有各种干扰，致使一拖再拖，这阵子赶上米国佬过圣诞，咱也忙里偷闲，赶紧把这篇短文码掉。。嘿嘿。

2.为什么要写
群里时常有新人呈周期性的问诸如，“我该如何学HDL？”，“非阻塞和阻塞有啥区别？”之类的问题。在此，笔者扯两句自己的学习体会，对这些问题一并予以回答。

3.English required
英文资料不一定能培养出优秀的FPGA工程师，但拒绝英文资料的工程师至多是个合格的工程师。

如图所示，纵轴代表综合水平，横轴代表时间，理论决定了由经验带动的水平提升的上限。而如果能经常参考英文资料，上限可以适当提高，如图中的虚线。
在一开始便强调英文的重要性是因为学习FPGA第一手的资料是大量的官方资料，如tutorial，user guide，cock book，handbook，application note，white paper等。
读者不能指望永远参考翻译的二手资料吧，何况很多还都严重脱节行业发展现状。
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20条回答
星星之火红
2020-01-27 12:04
8.布局布线（place & route，PAR）
前几天有人问笔者：用chip planner看布局布线后的网表，为啥有些逻辑放得很近，有些放的远。
一般来说这个问题没有标准解，因为PAR具有一定随机性（seed，effort level等都会影响，甚至HDL中的一个小小改动都会影响）。当然也有一些常见的原因，比如：
201112251317254192.jpg
上图的寄存器就处于左右为难，里外不是人的纠结状态。。
推荐阅读：
a) 2011.2.25_增量编译 by foreveryoung

9.时序
还有人还问了笔者一个问题，IO时序不太理想，怎么优化？笔者的回答是首先先做IO的register packing。而能这么做的基础是IOB中有一个寄存器专门负责处理这种情况的。还是那句话，如果了解FPGA的结构，这些问题将不再是问题。
说到时序，当然要说静态时序分析（static timing analysis，STA）。不是所有时序问题都需要做时序约束才能解决，但是不了解时序分析的基础知识，很多要求的coding style是无完美解释通的。
比如，都在说少用if-else，而要用case，为啥？答曰，因为逻辑层级少。那为啥逻辑层级少更好？
又比如，关于异步复位，大都处理成异步复位同步释放，那么为什么这种结构能有效解决亚问题的问题？
再比如，有些初学者不习惯使用PLL，而喜欢用寄存器计数分频或者门控信号作为时钟，即通常所说的ripple clock和gated clock。为什么在FPGA设计中不推荐这两类时钟？
如果有时序分析的基础，这些问题能得到很直观的理解和体会。
第八点和第九点只是告诉刚入门的新人，有这么个东西，等入门了以后表忘了有这么个领域需要攻克。
推荐阅读：
a) 通向FPGA之路---七天玩转Altera之时序篇V1.0
b) 时序优化实验部分  V1.0 by foreveryoung
9.广告
以下是我做的一些笔记。
a) 2011.2.25_增量编译 by foreveryoung
b) Netlist Viewer by foreveryoung
c) 通向FPGA之路---七天玩转Altera之基础篇V1.0
d) 通向FPGA之路---七天玩转Altera之时序篇V1.0
e) 通向FPGA之路---七天玩转Altera之验证篇V1.0
f) 状态机设计 by foreveryoung V2.0

后记：
上文提出了很多为什么，笔者没有直接给出答案，留给读者自己探索了。如果想就这些问题进行进一步交流，请加群：91968656。当然，除去因相关理论不足导致的问题，很多时候当有疑问时，首先因做的是自己尝试，然后通过观察RTL viewer或technology map viewer，仿真等手段验证。所谓大胆假设，小心求证。
好了，笔者原还想扯一下优化，但转念一想，已经扯了九点，九乃大数，便作罢。而且一次扯太多容易让人产生疲倦感。故本文到此为止。下次有机会再补充。
完

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