FPGA

verilog高手看看我的reg变量判断为啥第二种写法编译报错呢？

2020-01-26 17:30发布

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  1.   reg [31:0]Count;
  2.   //写法1：正确
  3.   always@(posedge sys_clk50,negedge rst_n) begin
  4.     if(!rst_n) begin
  5.       Count <=32'd0;
  6.     end
  7.     else begin
  8.       Count <=Count+1;
  9.       if(Count >= 5000) begin //写法正确
  10.         Count <=0;
  11.       end
  12.     end
  13.   end
  14.   
  15.   //写法2：编译报错
  16.   always@(posedge sys_clk50,negedge rst_n) begin
  17.     if(!rst_n) begin
  18.       Count <=32'd0;
  19.     end
  20.     else begin
  21.       Count <=Count+1;
  22.     end
  23.     //-------------------------编译报错
  24.     if(Count >= 5000) begin
  25.       Count <=0;
  26.     end
  27.   end
复制代码

verilog刚学，，不太明白，报错的提示也不理解，谢谢先
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18条回答
GavinZ
2020-01-29 03:55
(⊙o⊙)你 发表于 2019-9-18 14:02
嗯，我的第一种和他的写法的效果是一样的，刚才仿真了，波形和rtl图都一样，但是我的那个写法不建议写， ...

你怎么老提顺序执行，这不是基于MCU的C语言。
fpga就是一堆寄存器加组合逻辑，是基于当前执行下一个clock。一个对象是顺序的；多个对象之间是并行的。

      Count <=Count+1;
      if(Count >= 5000) begin //写法正确
        Count <=0;
      end

看看你这个，当count==5000时， Count <=Count+1;和 Count <=0;同时被执行，你到底是想加1 ？ 还是 置0 呢？
明显存在歧义，如果不是综合工具够聪明，你这就是自造麻烦。你应该先弄清楚语言的含义，就不会写出不合实际的代码了。

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