verilog高手看看我的reg变量判断为啥第二种写法编译报错呢?

2020-01-26 17:30发布

  1.   reg [31:0]Count;
  2.   //写法1:正确
  3.   always@(posedge sys_clk50,negedge rst_n) begin
  4.     if(!rst_n) begin
  5.       Count <=32'd0;
  6.     end
  7.     else begin
  8.       Count <=Count+1;
  9.       if(Count >= 5000) begin //写法正确
  10.         Count <=0;
  11.       end
  12.     end
  13.   end
  14.   
  15.   //写法2:编译报错
  16.   always@(posedge sys_clk50,negedge rst_n) begin
  17.     if(!rst_n) begin
  18.       Count <=32'd0;
  19.     end
  20.     else begin
  21.       Count <=Count+1;
  22.     end
  23.     //-------------------------编译报错
  24.     if(Count >= 5000) begin
  25.       Count <=0;
  26.     end
  27.   end
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verilog刚学,,不太明白,报错的提示也不理解,谢谢先
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18条回答
ycwjh2002
2020-01-29 09:58
(⊙o⊙)你 发表于 2019-9-18 14:02
嗯,我的第一种和他的写法的效果是一样的,刚才仿真了,波形和rtl图都一样,但是我的那个写法不建议写, ...

1、写代码要从仿真的角度看。  
   count  <= count + 1 ;
   if(count == 5000)  count <=  0;
两条语句顺序执行。 同时准备count的值(并行)。  第一条语句加一后,count的值到了5000.。。。
第二条语句准备的值是4999.   所有不能使得count复位。从寄存器的角度来看,这也是正确的,也就是更新值要在一个时钟之后。
2、楼主的第二种写法,语法不能算错。 编译有错是因为要求: 条件语句要受到敏感信号的控制,也就是要受到rst信号的控制。

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