- reg [31:0]Count;
- //写法1:正确
- always@(posedge sys_clk50,negedge rst_n) begin
- if(!rst_n) begin
- Count <=32'd0;
- end
- else begin
- Count <=Count+1;
- if(Count >= 5000) begin //写法正确
- Count <=0;
- end
- end
- end
-
- //写法2:编译报错
- always@(posedge sys_clk50,negedge rst_n) begin
- if(!rst_n) begin
- Count <=32'd0;
- end
- else begin
- Count <=Count+1;
- end
- //-------------------------编译报错
- if(Count >= 5000) begin
- Count <=0;
- end
- end
复制代码
verilog刚学,,不太明白,报错的提示也不理解,谢谢先
1、写代码要从仿真的角度看。
count <= count + 1 ;
if(count == 5000) count <= 0;
两条语句顺序执行。 同时准备count的值(并行)。 第一条语句加一后,count的值到了5000.。。。
第二条语句准备的值是4999. 所有不能使得count复位。从寄存器的角度来看,这也是正确的,也就是更新值要在一个时钟之后。
2、楼主的第二种写法,语法不能算错。 编译有错是因为要求: 条件语句要受到敏感信号的控制,也就是要受到rst信号的控制。
一周热门 更多>