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本人使用的是XILINX的FPGA，然后用VIVADO，我在例化FIFO的时候通过仿真发现了一个问题，就是当RST之后，而且在能够进行读写操作的时候，当我使能ER_EN为什么要过几个RD时钟才能够使empty这个flag置0？不应该是当我写入数据之后就拉低了吗？如图中所示的波形，rst之后，1处prog_full变低了之后FIFO进入可操作的状态，这时FIFO应该是空的，我将wr_en拉高，将数据写入FIFO，之后FIFO就不为空了，可是为什么过了几个rd_clk才拉低empty？
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