FPGA

xilinx rapidio ip核如何仿真

2020-01-27 12:32发布

站内问答 / FPGA
13998 20 20
最近在做两块FPGA进行通信工作，用rapidio去实现，在ise13.4中生成ip后，如何进行仿真，或者chipscope逻辑分析，请大家多多指教。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
20条回答
yangjia880313
2020-01-28 05:42
生成RapidIO IP核后产生以下文件（图一），然后打开工程直接编译，根据文档说明，对ucf进行检查后Implement，总是出现错误（图二），ucf和文档里面说的一样，请问以下如何修改，如果把phy_4x_ser_clk/UCLK中的phy_4x_ser_clk/去掉则相应才错误就没有了，但是这样UCLK应该是顶层的，这个错误和文件路径等有没有关系？请多多帮助，谢谢！

一周热门 更多>