FPGA

xilinx rapidio ip核如何仿真

2020-01-27 12:32发布

站内问答 / FPGA
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最近在做两块FPGA进行通信工作，用rapidio去实现，在ise13.4中生成ip后，如何进行仿真，或者chipscope逻辑分析，请大家多多指教。
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20条回答
yangjia880313
2020-01-28 23:59
我直接把时序约束先去掉了，只剩下管脚约束，这样可以通过，这样做可以吗？对于仿真有什么影响？还想请教一下，这个RapidIO的IP核生成后使用example_design的时候，还需要自己写一些接口逻辑程序吗？还有我自己建了一个CDC文件，完成后找不到信号，无法添加信号，这是怎么回事，是example_design/chipscope里面的文件的问题，还是程序本身的问题。多谢指教！

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