FPGA

求助，为什么我的信号必须写成output仿真才能看见波形

2020-01-27 12:38发布

站内问答 / FPGA
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  1. module fifo_ctrol(
  2.                                                 input                                                  user_clk,
  3.                                                 input                                                  ddr_clk,
  4.                                                 input                                                  rst,

  6.                                                                         );
  7.                                                                        
  8.                                 data_in<=0;
  9.                         end
  10.                 else if(!full_flag)
  11.                                         begin
  12.                                                 wr_en<=1;
  13.                                                 if(wr_ack)
  14.                                                         begin
  15.                                                                 data_in<=data_in+512'd10;
  16.                                                         end
  17.                                         end
  18.                                 else
  19.                                         begin
  20.                                                 wr_en<=0;
  21.                                         end
  22.         end

  24. fifo_ip wr_fifo (
  25.   .rst(rst), // input rst
  26.   .wr_clk(user_clk), // input wr_clk
  27.   .rd_clk(ddr_clk), // input rd_clk
  28.   .din(data_in_wire), // input [511 : 0] din
  29.   .wr_en(wr_en_wire), // input wr_en
  30.   .rd_en(rd_en_wire), // input rd_en
  31.   .dout(data_out), // output [255 : 0] dout
  32.   .full(full_flag), // output full
  33.   .wr_ack(wr_ack), // output wr_ack
  34.   .empty(empty_flag), // output empty
  35.   .valid(valid), // output valid
  36.   .rd_data_count(rd_data_count), // output [9 : 0] rd_data_count
  37.   .wr_data_count(wr_data_count) // output [8 : 0] wr_data_count
  38. );

  40. endmodule
复制代码
data_in,wr_en,rd_en三个信号是我定义的信号，在always块中赋值，三个信号连接到ip核上，所以我不需要输出他们，可是我发现只有把信号写成output 仿真中才能看到正确的数值。不写成output 仿真是三条蓝线。求助大佬是什么原因。
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4条回答
zhangmangui
2020-01-27 22:41
不写为output的话就认为信号没用  被优化掉了

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