FPGA

DVB-ASI接收异常

2020-01-27 13:05发布

站内问答 / FPGA
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我用的是XILINX的XAPP1015这个参考设计（spartan 6），收发都是用的FPGA，发现接收端得到的信号脉冲宽度有差异，大概在+-两三个脉冲，请问这是为什么？
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3条回答
zhulin
2020-01-27 19:57
比如TX端的8BIT信号中bit0上发送一个1MHZ的方波信号，RX端输出这个信号，发现信号周期没有发生变化，但占空比在不断变化，低电平最短时间为450ns

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