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AD9642与altera FPGA的时序处理

2020-01-27 13:37发布

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AD9642是250Ｍ的ＤＤＲ　ＬＶＤＳ接口ＡＤ芯片，与cyclone V连接后做做时序，总是不稳定，有没有哪位大神用过这个芯片，时序处理上需要注意什么？
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4条回答
phdwong
2020-01-27 17:47
1 板级走线情况
2 时钟质量情况，包括相位
3 SDC相关约束情况

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