FPGA使用100M时钟驱动IO口

2020-01-27 13:45发布

tek00001.bmp
这是100M时钟驱动IO口,IO口的输出。
可以看到a点是0V,b点是1.78V。
所以当频率变高之后,电平不是从0开始上升的是吗,而是有一个直流偏置,这样可以减少上升下降时间?



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8条回答
ahhhhh
2020-01-27 16:21
zhangmangui 发表于 2019-5-6 22:31
时钟都是有电平标准的    比如LVCMOS   LVDS   LVPECL等
有些接口要求AC耦合  有些要求DC耦合   
DC耦合肯 ...

昨天测出来了,是因为仪器的问题,当时用的示波器的线和仪器不是配套的,所以才出现这样的波形,被迷惑了好久。正常的波形还是没有直流分量从0V开始上升的

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