FPGA使用100M时钟驱动IO口-shouqiang

FPGA使用100M时钟驱动IO口

2020-01-27 13:45发布

8242 8

这是100M时钟驱动IO口，IO口的输出。
可以看到a点是0V，b点是1.78V。
所以当频率变高之后，电平不是从0开始上升的是吗，而是有一个直流偏置，这样可以减少上升下降时间？

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。

8条回答

2020-01-27 18:32

楼主复测也是象上面的波形形状吗？变形太厉害了，是测量还是线路有问题？