FPGA

求帮忙看一下这个原理图写的vhdl为什么不一样

2020-01-30 15:47发布

站内问答 / FPGA
13790 8 8
  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. ENTITY MUX21 IS
  4. PORT(A,B,S:IN std_logic; Y:OUT std_logic);
  5. END MUX21;
  6. ARCHITECTURE one OF MUX21 IS
  7. signal a1,b1,c1:std_logic;
  8. begin
  9.                 a1<=A and S;
  10.                 b1<=not b;
  11.                 c1<=(not S) and (not b1);
  12.                 Y<=a1 or c1;
  13. END architecture one;
复制代码
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
zhangmangui
2020-01-30 23:33
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>