FPGA

高速adc接口问题

2020-01-30 15:56发布

站内问答 / FPGA
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现在在设计一个1ghz采样的ad，发现adc输出是按照多路同时输出降低速率的，但是数据到了fpga那边就变成几倍的数据宽度 ，而且fpga根本没有办法处理上g的数据率，是我理解有误还是有什么方法。
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3条回答
zhangmangui
2020-01-31 01:33
你说的是并行过来的数据速率这么高吗   一般LVDS都是两组总线把速度降下来了
还有就是抽样

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