FPGA

VHDL 总线问题

2020-01-30 16:00发布

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我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果 1556498380_477047.jpg
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教
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6条回答
jjl3
2020-01-30 16:41
断开连线，只用标号就可以了

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