显然，用FPGA实现音频频率的采样率转换器存在以下问题：
1. 算法问题：
a. 可能的最高信噪比
b. 原始信号所载信息的可能最小变化
c. 算法的有效描述，因为FPGA中的资源消耗在很大程度上取决于描述的质量
d. 量化
2. 实现问题：
a. 逻辑正确的算法实现
b. FPGA资源限制
c. 速度优化实现
d. 延迟
转换需要较高的时钟速度，因为具体实现取决于对转换信号的足够过采样。FPGA系统时钟频率与待转换信号的频率差异必须相应较大。
FDA 工具可帮助生成和验证各种FIR和IIR滤波器。该工具是Simulink信号处理工具箱的组成部分，Synplify DSP就是使用此工具箱实现滤波器结构
对于CD质量的音频信号，还要求信噪比不得低于100dB。专业应用甚至需要大于 120dB的音频信号。就信号质量而言，其他低频信号(如控制电路算法)远不如音频信号那样苛刻。
算法
多相FIR滤波器结构需要转换采样率(异步重采样)。算法包括两步，第一步是频率过采样，第二步是线性插值，这是从给定频率生成不同频率时需要的。这两个频率相互异步。
以单步方式进行信号重采样所需资源较多，因为滤波器会较复杂。这种实现需要数百万次乘法运算。这样的描述效率很低的，应当加以避免。如果线性插值在第二步实现，那么结构就会简单得多(图3)。

图3：分两步实现采样率转换器(一、过采样；二、线性插值)以提高效率高效地描述过采样(第一步)是让 FPGA实现节省资源的唯一方法。如果用若干级联级而非单一运算步骤来实现这部分电路，所需运算数量就会大大减少。
在算法实现时，必须确定执行运算的目标架构(DSP或FPGA)。与具有固定架构的数字信号处理器不同，FPGA可实现任何架构。不过，当实现大量单独的乘法运算时，FPGA最终会受到器件尺寸的限制。
所需乘法器的数量将随着滤波器抽头的增加而增加。每个抽头都需要使用一个DSP模块或乘法器。当级联重采样电路时，各滤波器必须执行复杂程度很低的功能。从理论上讲，单独的级越多，滤波器的实现就越好。
减少运算次数之方法的数学推导在技术文献中已有广泛论述。实践结果表明，尽管有必要级联滤波器电路，但必须对级联的数数加以限制。如果使用级联级数过多，就可能超过实现设计的可用资源。如果用FPGA作为目标架构，实践证明两级电路最好。
整个电路由用于过采样的两个相对简单的滤波器和一个简单的线性插值器组成。这种结构可以有效地映射到FPGA。
设计实现<.strong>
可以在Simulink中用Synplify DSP模块集和Simulink的滤波器设计与分析(FDA)工具实现该电路。FDA工具可帮助生成和验证各种FIR和IIR滤波器。该工具是 Simulink信号处理工具箱的组成部分，Synplify DSP就是使用此工具箱实现滤波器结构。
Synplify DSP模块集或FDA工具提供的所有电路元件在PortIN和PortOUT描述之间都有定义，它们能够生成VHDL或Verilog代码。 Simulink模块集中的FFT和SCOPE元件对动态响应进行频谱分析和验证。这些模块专门用于功能验证，包括浮点到定点转换功能(量化)。这些模块都不用硬件实现。
算法实现的第一部分包括两个FIR滤波器：第一个滤波器有512个抽头，第二个滤波器有6?个抽头。因此，由过采样生成的RTL代码共含有576个乘法运算，这正是使用FPGA显得并不具有商业可行性的原因。这么大的FPGA会受到成本制约，因为需要用到有 6?0个DSP48模块的特大型Xilinx Virtex-5 XC5VSX95T器件。
未映射到专用硬件结构(DSP模块)的所有乘法运算都必须用通用逻辑资源(LUT或寄存器)构建。这样会导致资源要求上升而最高时钟速度下降。与通用逻辑单元相比，专用的DSP48模块作为乘法器会有效得多(图4)。

图4：用Simulink的滤波器设计与分析(FDA)工具实现滤波器