FPGA

ZYNQMP PS DDR管教调整请教

2020-01-30 16:16发布

站内问答 / FPGA
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请教一下：
ZYNQMP部分的DDR管教都有具体的定义，比如参考官方开发板时钟使用的是CK0，
设计中连接到了CK1，这个不知道在那儿可以调整，类是XDC这种约束。


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3条回答
zhangmangui
2020-01-30 20:23
找了一圈解决办法   感觉还是不行   不知道怎么处理了

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