FPGA 语言verilog 和VHDL
讲到FPGA语言就不得不讲verilog 和VHDL
本人大学学的是VHDL，工作就一直在用VHDL
我觉得veilog更接近底层，关键是更接近C，所以被FPGA工程师所喜欢
HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。 在学习HDL语言时，笔者认为先学习VerilogHDL比较好：一是容易入门；二是接受Verilog HDL代码做后端芯片的集成电路厂家比较多，现成的硬核、固核和软核比较多。
实现起来
veilog更容易实现
比如说要例化多个模块，我们就可以用for语句，并且这个是可综合的
我们在申明总线时，由于比较繁琐的语句的时候，稍不注意还会有书写错误
也许在veilog里面，只需要一个for语句就能搞定
begin : loop
integer i;
for(i = 0; i <= 7; i = i + 1)
begin
            if(int_stat_clr[i] ==1)
                 int_stat[i]   <= 0 ;
              end
end // block: loop71
这就话的意思就是如果stat_clr寄存器某一位为1，那么相对应的stat下面的一位就为1，这样写是不是很简单