FPGA

DDR3用户接口仿真问题

2020-02-02 10:36发布

站内问答 / FPGA
7414 18 18
在对DDR3控制器的用户接口仿真时，通过给的例子可以看出在init_calib_complete被拉高之前，app_en、app_wdf_end、app_addr等用户接口输入信号均是保持在高电平或者低电平，而输出端ddr3_cs_n,ddr3_ras_n等输出信号却能够发送刷新，激活等命令。
然后我又自己写了一个测试激励，把用户接口的输入信号设置为与例子同样的逻辑电平，为什么总是在仿真到1000ns的时候就断了，不往下仿真了？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
18条回答
haitaox
2020-02-03 20:17
example design 里的sim文件夹中有一个示例的do文件，你用那个跑一下。
modelsim提示finish的时候，选择否。要不然就退出了。
如果你要自己做设计，肯定不能把example design的东西拿过来直接用，那里面有一些代码是不可综合的。

一周热门 更多>