FPGA

FPGA设计过了几年后才出现的奇怪问题

2020-02-02 10:57发布

站内问答 / FPGA
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2012年的时候用Quartus8.1设计了2C5作为通信主站,当时测试用下来一切正常，然后就在工程上用了这么多年，
上周一个工程现场发消息说产品出现通信问题，然后各种硬件软件测试，发现是2C5和CPU有一个信号线，CPU没摸到，所以通信就断了，而且不是所有的从站模块通信都有问题，只集中在其中的一种，而且这种模块也不是都有问题，个别现象。
最后拿Quartus12.0编译了一下再下载，问题就解决了，
总结一下，
旧版本用了5年多，第一次出现类似的问题
不是全部的通信都有问题，只存在于一种从站模块类型的部分模块，
新旧版本设计文件完全一样，旧版本用8.1，新版本用12.0编译，
请教论坛里的高手，到底是什么原因？



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5条回答
ucx
2020-02-02 15:43
猜测：CPU以读写RAM方式和FPGA通信，那么片选、读写控制、地址总线和数据总线在时序上的先后对齐关系要保证。为了可靠要留有一定余量。也许原来的设计余量不够，新做了板子，或不同的CPU，或是不同的FPGA对引脚的延时都会有差异，可能会导致原来满足的后来就不满足了。我见到过原来用Q13编译都正常的工程，用Q15编译就是不好。我想这个原因是相同的。

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