FPGA

quartus RTL仿真和门极仿真结果不一样怎么处理

2020-02-02 11:07发布

站内问答 / FPGA
8761 5 5
用quartus写了一个pwm（用增减计数方式调制）程序，编译综合都通过了,RTL仿真也是对的，但是门极仿真出来的结果不对，想问一下为什么？麻烦大家帮忙看看 QQ截图20170704094658.jpg
RTL仿真结果，注意红圈的地方没有毛刺
QQ截图20170704095256.jpg
门极仿真结果，注意红圈的地方有毛刺

  1. module   CPLD6(CLK_150M,pwm1,pwm2)/*synthesis noprune*/;
  2.                        
  3.         input CLK_150M;
  4.         output pwm1,pwm2;               
  5.         wire[10:0] C0,C1/*synthesis keep*/;

  7.         UD_Cnt UD0(CLK_150M,C0);
  8.         assign
  9.                 pwm1 = (100 > C0) ? 1'b1:1'b0;
  10.                
  11. endmodule

  13. module UD_Cnt(CLK_udcnt,UD_counter)/*synthesis noprune*/;
  14. parameter CNT_ini = 11'D167,Dir_ini = 1'B0;
  15.         input CLK_udcnt;
  16.         output reg[10:0] UD_counter/*synthesis noprune*/;
  17.         reg Dir;
  18.        
  19.         initial
  20.         begin
  21.                 UD_counter = CNT_ini;
  22.                 Dir = Dir_ini;
  23.         end
  24.         always[url=home.php?mod=space&uid=72445]@[/url] (posedge CLK_udcnt)
  25.    begin
  26.                 if(Dir == 0)
  27.                         UD_counter = UD_counter + 10'D1;
  28.                 else
  29.                         UD_counter = UD_counter - 10'D1;
  30.    end
  31.        
  32.         always@ (posedge CLK_udcnt)
  33.         begin
  34.                 if((UD_counter == 1001)&(Dir == 0))
  35.                         Dir = 1;
  36.                 else if((UD_counter == 1)&(Dir == 1))
  37.                         Dir = 0;
  38.         end
  39. endmodule
复制代码



CPLD6.rar (381.67 KB, 下载次数: 0) 2017-7-4 09:59 上传 点击文件名下载附件

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
5条回答
jetlin1992
2020-02-02 20:33
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>