FPGA

FIFO内部动过的时序问题？

2020-02-02 11:35发布

站内问答 / FPGA
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当读写请求来了之后，FIFO内部的读写空满标志位，还有读写usedw，读写数据，这些动作的顺序是怎么执行的，哪个在先哪个在后，哪个跟哪个是同时的？求解决！！！
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5条回答
ucx
2020-02-02 16:02
给一个仅供参考的建议：如果是应用于产品的代码，不建议使用IP核生成的FIFO，最好用生成的RAM在加上了了几行读写控制实现FIFO。10多年前用过FIFO，隐约记得是在空的时候读或满的时候写出了意想不到的问题，最后去掉FIFO，该用RAM实现才正常。

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