FPGA

DDR2 突发读写遇到问题。

2020-02-02 11:38发布

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DDR2 控制器采用spartan6的硬核控制器，端口配置为128bit ，从地址单元0开始进行突发写，burst length 设为59（写60个128bit 数据进写FIFO），然后再将读地址设为0，读的突发长度也设为59，把写进去的60个128bit数据读出来。然后再从地址单元0写进去60个数。。。循环执行。
结果读出的数据 有问题。好像重复的读了写进去的数据。有做过突发读写的，可以提供个例程给我参考下啊
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16条回答
cuianbin
2020-02-02 21:50
是的！单次读写搞定了，突发的问题不知道在哪

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