FPGA

关于ZYNQ的时钟问题

2020-02-02 11:42发布

站内问答 / FPGA
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本人一直搞不太清楚ZYNQ上PS输出的FCLK_CLK0~FCLK_CLK1的作用是什么，这和PL的时钟有什么样的关系？
向各位求教。
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2条回答
xxyyzz0
2020-02-02 14:48
和PL 没关系。PL就是一个FPGA，时钟需要接到MRCC或SRCC

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