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CPLD能烧写，但是不运行，工程配置哪里可能影响？

2020-02-02 12:05发布

站内问答 / FPGA
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小弟在用ALTERA的EPM570设计逻辑，是新建的QUARTUS工程。编译和烧写都没问题，后来再设计了一个TEST脚输出一个时钟、确认程序并没有跑起来。然后我考虑到以前的570的工程都没问题，我就把V文件复制到老的工程中去，然后在老工程中重新配置管脚，再烧写，程序就跑起来了。但是我一直没搞清楚，QUARTUS的哪个配置能影响CPLD的实际运行？
不知道有没有遇到过此类问题的老师？谢谢。
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3条回答
waiter
2020-02-02 19:58
你如果不想检查管脚分配结果，就看你这个FPGA有多少个用户管脚，全部都赋值为test的信号，然后再编译工程，再下载试试。

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