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急急急！！！Xilinx RapidIO IP核设计示例问题

2020-02-02 12:43发布

站内问答 / FPGA
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我用Ise14.4套件的Core Generator 生成了一个RapidIO Ip核，我把它自动生成的那个example_design放入一个新的工程中，然后仿真，波形正确，我仔细看了里面的代码，发现无论目的deviceId如何变化，波形显示都能够正常的收发，难道rapidIO不用通过DeviceId来确定发的目地吗？！！
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17条回答
hzywlx
2020-02-03 05:07
hdxuan 发表于 2013-4-2 14:42
不知道你接触SRIO多长时间了，我觉得先得把文档看懂，这个IP核基本就会用了。至于dest_id的问题我也试过， ...

多谢建议！
我看RapidIO™Interconnect Specification这个文档和LogiCORE IP Serial RapidIO Gen2 Endpoint v1.5这两个文档两个月了，基本上通信机制我已经了解。现在我的问题是在系统初始化这一块，或者说，若是一个新的节点加入rapidIO系统中，如何让其他的节点识别到它并与之通信。

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