FPGA

急急急！！！Xilinx RapidIO IP核设计示例问题

2020-02-02 12:43发布

站内问答 / FPGA
5844 17 17
我用Ise14.4套件的Core Generator 生成了一个RapidIO Ip核，我把它自动生成的那个example_design放入一个新的工程中，然后仿真，波形正确，我仔细看了里面的代码，发现无论目的deviceId如何变化，波形显示都能够正常的收发，难道rapidIO不用通过DeviceId来确定发的目地吗？！！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
17条回答
hzywlx
2020-02-03 18:24
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>