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急急急！！！Xilinx RapidIO IP核设计示例问题

2020-02-02 12:43发布

站内问答 / FPGA
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我用Ise14.4套件的Core Generator 生成了一个RapidIO Ip核，我把它自动生成的那个example_design放入一个新的工程中，然后仿真，波形正确，我仔细看了里面的代码，发现无论目的deviceId如何变化，波形显示都能够正常的收发，难道rapidIO不用通过DeviceId来确定发的目地吗？！！
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17条回答
fenglema
2020-02-03 19:25
我新手，刚用rapidio。老师让玩一个平台，FPGA与DSP通信用的是rapidio。有一个测试程序DSP发数，然后DSP度数。。。。我想在FPGA里面把DSP发过来的数读出来，请各位高手指点一下，该怎么弄啊？！！！看了几天Logicore ip serial rapedio v5.6(UG503)，还是没想通该怎么弄。NREAD/nwrite讲的也能看懂。我是要写一个读请求格式包吗？还是能直接读到底层存储空间的数据？ 求高手给指点一下，推荐点资料也可以，谢谢啊。。。。

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