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急急急！！！Xilinx RapidIO IP核设计示例问题

2020-02-02 12:43发布

站内问答 / FPGA
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我用Ise14.4套件的Core Generator 生成了一个RapidIO Ip核，我把它自动生成的那个example_design放入一个新的工程中，然后仿真，波形正确，我仔细看了里面的代码，发现无论目的deviceId如何变化，波形显示都能够正常的收发，难道rapidIO不用通过DeviceId来确定发的目地吗？！！
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17条回答
GoldSunMonkey
2020-02-04 00:06
奇怪啊

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