我最近在做k7325t和dsp6678之间的srio接口调试，负责fpga方面。用的xilinx的 srio ip核，利用该ip进行仿真（ip和带的仿真顶层文件）srio读写正确，link、port初始化成功，srio读写report记录正常。但是在下载到板子进行测试时有点困惑。（1）ip和带的仿真文件中包含不可综合的文件如：产生report、统计的verilog文件，若生成bit文件需要将不可综合的模块去掉（其实这些模块在仿真中作用是输出调试信息，在实际中作用不大），直接将srio_example_top、srio_dut、srio_request_gen、srio_response、srio_quick_start模块直接综合，map，布线，生成bit文件吗？
（2）我想和dsp6678做回环测试，刚开始想在fpga中将gtrx、gttx管脚短接，但是这样只能证明dsp和dsp和fpga之间的硬件有无问题，无法证明fpha程序的正确性。于是想将srio ip核解析得到的接受数据直接赋给srio的发射数据，但是srio接受到的数据包含一定的格式，我应该对接受到的数据进行解析吗？还是直接赋给发射数据？
（3）在仿真中是怎样实现transmit、receive的闭环的，感觉在srio_dut模块中进行的，但是还没有找到蛛丝马迹啊。但是在srio ip和的例化中发现信号：m_axis_phyt_tdata(out)、s_axis_phyt_tdata(in)例化的变量是同一个，这样和仿真中的闭环有关系吗？m_axis_phyt_tdata 为送入物理层的发射信号